Едно от нещата, които се чуха преди време, беше че съвременните процесори, изглежда, са достигнали определена степен на “насищане”, при която просто не могат да преминат отвъд определени възможности, без да прекрачат границата на ефективност от енергийна гледна точка. Това би означавало че на практика оттук насетне възможностите за интензивно развитие са почти изчерпани и трябва да се мисли за нови методи за повишаване на производителността. Типичен пример за последното беше появата на многоядрените процесори. В края на краищата архитектурата Core 2 на Intel в известна степен опроверга това твърдение, предлагайки изненадващо голямо повишаване на производителността за такт, като при това се озова в по-ниска енергийна зона и имаше по-висока ефективност от предходната NetBurst. В същото време потвърждение на казаното пък беше фактът, че Core е идеен наследник, макар да представлява много, много сериозно модификация на “древната” P6 архитектура, докато радикалната нова NetBurst се оказа неуспех.
За разлика от Intel, AMD никога не е била способна да прави рискови и губещи ходове. Затова компанията обикновено се придържа към еволюцията на дизайните си и към използването на изпитани формули. Не че понякога не предприема и рисковани стъпки чрез добавянето на дадена функционалност, но като цяло не си позволява толкова радикални промени, каквато предприе Intel с NetBurst. Затова и когато предишния път компанията заложи на K8, която предложи преди всичко надстройка на K7, но с добавяне на вграден контролер на паметта и поддръжка на 64-битови разширения, тя спечели в дългосрочен план борбата с Intel. Или поне печелеше до средата на миналата година. Не знам дали си позволиха самодоволство и подценяване на противника, но AMD не разполагаше с нищо, с което да отговори адекватно на Core 2, и странно защо не предприе никакви усъвършенствания по време на изпълнения съвсем малко преди това преход към поддръжка на DDR2 памет. При положение че контролерът на паметта е вграден в процесорите K8, това, така или иначе, беше свързано с промени в ядрото и поява на нова ревизия. На компанията й трябваше повече от една година, за да представи адекватен наследник на К8, който да се бори с Core 2. И логично, в основната си част много от промените отново са еволюционни, макар че крайният резултат е една доста мощна и способна архитектура. За момента единствените й представители са от сървърната фамилия Opteron, но съвсем скоро ще се появят и настолните модели. Ето защо смятам, че е крайно време да ви запозная по-подробно с нея, още повече че много от нещата са известни от доста време.
Поглед отгоре
Преди всичко Barcelona е монолитен четириядрен процесор, за разлика от Kentsfield/Clovertown на Intel, който представлява два процесора Core 2 Duo на една обща подложка, общуващи си по системната шина. Макар че фактически това решение изпълнява същата цел, поне теоретично монолитният дизайн би трябвало да води до по-висока производителност при силно натоварване на процесора и когато е нужна честа комуникация между програмните нишки, изпълнявани от ядрата. Заедно с това новата архитектура връща използването на кеш памет от трето ниво в x86 света. За последен път това решение се използваше отново от моделите на AMD - К6-2+/К6-3/K6-3+. Сега обаче основната й цел е да осигури бърза среда за връзка между процесорните ядра. Заедно с това контролерът на паметта също е преживял сериозно усъвършенствания, модулът за работа със SSE инструкции е разширен до 128 бита, за да отговори на предизвикателството на Core 2 и като цяло са направени множество други промени.
В същото време обаче Barcelona си остава архитектура, изпълняваща до 3 операции за такт, докато Core 2 може да поеме стандартно 4, а благодарение на сливането на инструкции пиковата стойност може да стигне дори до 5. Също така е запазена и дължината на конвейера - отново 12 стъпки, което на теория дава по-висока производителност за такт, за разлика от 14-те в Core 2. Но да караме поред.
Архитектурата Barcelona, сравнена с по-старата K8 на AMD и Clovertown/Kentsfield на Intel
Декодиране
За да започне изпълнението на една инструкция, тя първо трябва да се извлече от инструкционния L1 кеш и да се декодира. Тук е една от сериозните слабости на набора х86, тъй като дължините на инструкциите в него са променливи. Макар че в повечето случаи те се движат в диапазона 2-4 байта, някои от тях могат да стигнат до 16, като SSE2 инструкциите варират от 6 до 9 байта. В добавка, при използване на 64-битов режим дължината на инструкцията се увеличава с още 1 байт. За да не влияе определянето на това колко е дълга една инструкция на скоростта на декодиране, при постъпването й в L1 кеш паметта се извършва предварително декодиране, което впоследствие указва колко са дълги инструкциите. В AMD са увеличили ширината на шината на L1 кеш паметта за инструкции и вече могат да се предават по 32 байта (256 бита) на такт. За сравнение, K8 и Core 2 могат да предават едва по 16 байта. И докато за първата това не е толкова съществено ограничение, то за втората може да окаже по-сериозно влияние, понеже, за да се поддържа скорост от 4 инструкции за такт, трябва те да не превишават средно 4 байта. В същото време 32-байтовата ширина позволява предаването на 3 инструкции при дължина по 10 байта (64-битови SSE2 например) или дори 2 от най-дългите х86 инструкции, така че да се поддържат по-лесно натоварени и декодерите на процесора.
Друга важна промяна на този етап от изпълнението на инструкцията е предсказването на преходите. По принцип процесорът трябва да изчака до получаването на крайния резултат при условен преход. За един суперскаларен процесор с непоредно изпълнение това означава много дълго изчакване като брой тактове, затова повечето подобни процесори се опитват да предскажат по кой клон на условното разклонение ще продължи програмата и спекулативно зареждат и започват да изпълняват дадената секция от кода още преди да е получен крайният резултат от условието. При грешно предвиждане обаче трябва да се изчисти целият конвейер и да се започне отначало с правилното разклонение, което означава че са загубени доста процесорни тактове (най-малко колкото е дължината на конвейера).
В поколението K8 на AMD се използва адаптивен двунивеен алгоритъм, който преглежда резултатите от последните 8 прехода в таблица с 16K записа от предишни преходи, като след това крайната цел се избира от масив от 2К записа. Слабата страна на K8 е липсата на възможност за предвиждане на индиректни преходи - извършвани по динамично изчисляван от кода указател, например при switch-case структури или при извикване на виртуални функции в обектно ориентираните езици. За съжаление, според някои данни това са между 16 и 50 % от погрешно предсказаните преходи, което, както сами се досещате, може да доведе до сериозна загуба на производителност в обектно ориентиран код.
Декодиращите секции на Barcelona, K8 и Core 2
Barcelona подобрява сериозно положението и вече може да предвижда индиректни преходи, като се използва таблица от 512 записа. Заедно с това се преглеждат последните 12, а не 8 прехода, а дълбочината на възвратния стек, използван за бързо изчисляване на адреса за връщане от функция, е увеличена от 12 на 24 елемента. Всичко трябва да доведе до сериозно повишаване на ефективността на предсказване на преходи, макар че според някои оценки Barecelona все пак ще отстъпва на Core в някои ситуации. В същото време 12-стъпковият конвейер пък предполага по-малко “наказание” при погрешен преход от 14-стъпковия в Core.
И накрая, инструкциите пристигат при декодерите. Barcelona разполага с увеличен буфер за предварително декодиране, което позволява на устройствата ефективно да избират сред повече инструкции. Самите декодери са 3 от т. Нар. Direct Path и един Vector Path/Microcode декодер. Фактически първите 3 декодират операции, които се свеждат до една или две микрооперации (вътрешните RISK подобни инструкции на ядрото), докато VectorPath/Microcode декодерът се занимава с инструкции, декодиращи се до три или повече микрооперации.
Двата типа декодери не могат да работят паралелно, но и двата са в състояние да подават до 3 микрооперации за такт едновременно. Това означава, че или DirectPath декодерите могат да декодират 3 инструкции, транслиращи се в по 1 MO (микрооперация), 1 транслираща се 2 МО + 1 транслираща се в 1 МО или пък за два такта да декодират 3 броя транслиращи се в 2 МО инструкции; или пък VectorPath декодерът ще предава по 3 MO максимум на такт, докато декодира сложната х86 инструкция. Съществената разлика в Barcelona е, че вече 128-битовите SSE инструкции се декодират като 1 MO, а не както в K8 в 2 MO, тъй като новата архитектура разполага със 128-, а не със 64-битови SSE модули. Заедно с това е добавен и т.нар. модул Sideband Stack Optimizer, който се грижи за работата на инструкциите със стека и спестява включването на допълнителни и силно зависими МО в логиката за непоредно изпълнение. Всичко това на пръв поглед не значи много, но само наличието на SSO модула намалява с 5 % изпълняваните от процесора инструкции, а по-ефективното използване на буферите за пренареждане допълнително увеличава производителността.
Изчислителното ядро
Макар декодиращата секция да не може да подава 4 или дори 5 операции на такт, както е при Core 2, това едва ли ще бъде съществен проблем за Barcelona, тъй като естеството на х86 кода е такова, че на практика никога не може да се достигне дори лимитът от 3 операции на такт. Важното в случая е, че логиката ще е достатъчно ефективна в съответните ситуации, за да подава достатъчно операции към изчислителното ядро. При все това архитектурата Core 2 разполага с известно предимство на този етап, тъй като при нужда може да подава малко повече инструкции, макар че това ще се случва в не повече от 8-10 % от случаите.
Логика за непоредно изпълнение в трите архитектури
Като цяло К8 и Barcelona много си приличат по начина, по който изпълняват целочислените инструкции. Първоначално те минават през буфер за пренареждане с размер 72 записа, макар че последните е по-правилно да се третират като 24 записа от по 3 МО. За да може да се използва този буфер по-ефективно, всеки от записите задължително разполага с по точно 3 MO, като те се комбинират от блока за управление на команди на предния етап. Оттам нататък целочислените операции използват Integer Future File and Register File, който може да съдържа 40 регистъра, разделени на 16 неспекулативни, 16 спекулативни и 8 за използване от микрокода. Накрая целочислените инструкции се разпределят към трите диспечера, всеки от които разполага с 8 записа.
Целочисленият конвейер на Barcelona и K8 разполага с 3 канала, всеки от които има по едно АЛУ (аритметико-логическо устройство) и един МГА (модул за генерация на адреси - Address Generation Unit, AGU). В добавка към първия канал е добавен и модул за умножение, а в Barcelona към последния е включен блок за изпълнение на специалните операции LZCNT и POPCNT. Самото ядро може да изпълнява по 3 АЛУ и 2 МГА операции за такт, така че всеки диспечер се старае да поддържа съответното количество операции към назначените му за управление модули.
Големият проблем на архитектурата K8 е липсата на възможност за пренареждане на последователността на операциите за обръщение към паметта. Именно затова често архитектурата Core 2 на Intel е по-бърза, макар че може да изпълнява само по една операция с паметта на такт. В Barcelona този проблем в голяма степен е елиминиран, като операциите за четене в паметта могат да се пренареждат, както и да се пускат записи преди четения, ако на процесора е известно, че те се извършват на различни адреси в паметта.
Все пак новата архитектура не може да изпълнява спекулативно зареждане преди запис при неизвестен адрес, за разлика от Core 2, макар че и дадените възможности са сериозно развитие в това отношение. Още едно подобрение е увеличената скорост на изпълнение на целочисленото делене, но като се има предвид, че програмите, така или иначе, избягват да го правят поради ниската му скорост, това едва ли ще доведе до съществено повишение на производителността. Като цяло целочисленият блок на Barcelona е доста ефективен.
Конфигурация на изчислителните блокове
За разлика от Core 2, Barcelona продължава да използва отделен диспечер за работата с изчисления с плаваща запетая. Той разполага с 12 записа от по 3 MO, или теоретично до 36 MO. Причината за подобно разделение е наличието на 3 несиметрични модула за изчисления с плаваща запетая - един изпълняващ събиране (FADD), един за умножение (FMUL) и един за различните спомагателни операции и за зареждане в паметта (FMISC), като всеки от тях изпълнява и съответните SSE функции. В добавка те разполагат с общ регистров файл със 120 записа. Основната разлика с K8 е разширяването им от 80 до 128 бита. По тази причина Barcеlona вече не трябва да разделя 128-битовите SSE инструкции на две 64-битови, което, освен че увеличава пропускателната способност и съответно изчислителните възможности, води и до ефективно увеличаване на големината на буферите за пренареждане.
Заедно с това Barcelona вече не блокира модула FMISC при изпълнението на операции за зареждане и може да изпълнява две, а не една такава на такт. За да работи ефективно модулът за работа с плаваща запетая, също така са разширени до 128-бита и двете шини за четене от L1 кеш паметта за данни, макар шините за запис да са останали 64-битови, така че 128-битовите записи се разделят на два 64-битови пакета. При положение обаче че обикновено четенията при тези операции превъзхождат поне двойно записите, подобен компромис е повече от оправдан. Като цяло модулът за работа с плаваща запетая, изглежда, е претърпял най-сериозни промени в новото ядро, като по някои показатели превъзхожда дори архитектурата Core 2 (например възможността за две 128-битови четения от паметта), така че разликата в пиковата производителност спрямо K8 е много голяма.
Работа с паметта
Следващата група много сериозни подобрения са свързани с работата на процесора с паметта. На първо място, за разлика от Core 2, Barcelona продължава да използва отделни L2 кеш памети за всяко ядро. От една страна, това намалява натоварването и води до липса на конфликти при едновременно сериозно натоварване на ядрата на процесора, но от друга, води до по-малък достъпен обем на кеш паметта при еднонишкова работа. В същото време двете шини за четене и запис от кеш паметта са удвоени, като вече са по 128 бита всяка - нещо, което AMD отдавна трябваше да направи. Нивата на асоциативност на L2 и L1 кеш паметите са запазени, като се има предвид, че са ниски, което може да доведе до конфликти и неефективно използване. Обемът на L1 кешовете е запазен - 64 KB за инструкции и 64 KB за данни, като последната порция е двупортова, което е от полза, особено в случая на работата със SSE инструкции. Също така двете нива на кеш паметта продължават да са ексклузивни, което означава, че данните от L1 кеша не се копират в L2, увеличавайки сумарния обем.
Голямата новост при Barcelona е добавянето на кеш памет от трето ниво (L3). Двете основни причини за това са да се компенсира относително малкият обем на L2 кеш паметта за ядрата, както и да се ускори значително предаването на данни между отделните ядра. L3 кеш паметта използва адаптивен ексклузивен алгоритъм: ако дадена линия не се използва от повече от едно ядро, тя се премахва от кеш паметта (за сметка на преминаване в L2 кеша на изискващото я ядро или се изхвърля в паметта); ако се използва от повече от едно ядро, се запазва. За съжаление, L3 кеш паметта добавя допълнителна латентност на достъпите към паметта, още повече че тя работи с тактовата честота на контролера на паметта, който може да отстъпва на една или повече степени от тактовата честота на ядрата. Все пак това като цяло трябва да доведе до повишена производителност, още повече като се отчете, че в процесорите K8 комуникацията между ядрата се извършва със скоростта на шината на паметта, която обикновено е с пъти по-ниска от тактовата им честота и дори от тактовата честота на контролера на паметта. Увеличен е също броят на записите в TLB буфера, служещ за транслиране на адресите в паметта.
Като заговорихме за него, контролерът на паметта също е подложен на сериозни промени. На първо място, той вече третира двуканалната памет не като едно 128-битово устройство, а като два отделни 64-битови канала, които могат да извършват независимо един от друг четене и запис. Това логично се свързва с увеличения брой заявки поради повечето ядра в новата архитектура. Заедно с това логиката за предварително извличане е значително подобрена, а е добавен и буфер за запис, който може да задържа определен брой заявки и да спестява доста “скъпите” от гледна точка на време процедури за обръщане на канала от режим на четене в режим на запис или обратното. Заедно с това са добавени и нужните делители за поддръжката на DDR2-1066 памет, която има всички изгледи да получи официално признание от JEDEC, за разлика от DDR-500 паметите, поддържани в последните ревизии на AMD за Socket 939. Компанията не е признала официално, че всъщност контролерът на паметта на Barcelona може да работи и с DDR3 памети, но не е активирала този режим поради недостатъчната достъпност, високите цени на подобна памет на пазара и вероятно поради незадоволителната производителност. Но пък това ще направи по-лесно преминаването към поддръжката на този тип в бъдеще.
Физическото въплъщение на казаното досега - снимка на кристала на Barcelona
Нови инструкции и виртуализация
Всъщност от много време AMD предизвиква Intel, като добавя нови инструкции в процесорите си, за да подобрява производителността им в дадени задачи. Още от времето на K6 заявлението, че ще бъде добавен набор инструкции, който да ускорява работата с мултимедия, предизвика Intel да създаде MMX. Впоследствие дълго време AMD предлагаше набора си 3Dnow!, с който да компенсира относително невисоката мощност на модулите за плаваща запетая, и това предизвика създаването на SSE от Intel. Най-големият удар беше AMD64, 64-битово разширение на х86 набора, което накрая дори принуди Intel за първи път да произведе съвместима с конкурента си архитектура (или по-точно да я изкопира от AMD). Сегашните добавки не са твърде сериозни, но особеното е, че отново не съвпадат с еквивалентите на Intel. Въведени са 4 нови SSE команди за работа с регистрите и потоково съхранение на данни (известни като SSE4a) и две команди за работа с регистрите за общо предназначение (споменатите по-горе LZCNT и POPCNT).
Междувременно компанията анонсира SSE5 за бъдещите си разработки. Основното в този набор ще е наличието на инструкции, извършващи операции с 3 операнда - нещо което има потенциала значително да увеличи производителността при работа с плаваща запетая. Intel за момента декларира, че няма планове да включи този набор в бъдещите си процесори, но както знаем, компанията е склонна да променя мнението си.
Виртуализацията също е претърпяла едно важно изменение. Това е технологията за влагане на таблиците на страниците за виртуалните машини (Nested Page Tables), което позволява отделните таблици за виртуалните машини да се влагат в глобална таблица на хипервайзера. По този начин процесорът може автоматично да извършва транслирането на адресите, което според някои оценки би повишило производителността на виртуалните машини с до 40 %. Досегашната архитектура Shadow Page Tables предполага преобразуването на адреса през хипервайзера, което е сравнително трудоемка задача.
Управление на консумацията
Енергийната ефективност е новата парадигма при проектирането на процесорите, така че дори и моделите за относително консервативния сървърен пазар вече се сдобиват с адекватни технологии за енергоспестяване. Barcelona разполага с две основни нововъведения: възможността за независимо намаляване на тактовата честота на ядрата и разделеното захранване на ядрото и контролера на паметта. Първата технология дава възможност ако едно или повече от ядрата не са много натоварени, да намаляват независимо едно от друго тактовата си честота. До момента това не можеше да се извършва и така всички ядра са принудени да работят на максималната тактова честота дори и при наличието на само една силно натоварваща задача. За съжаление в този случаи ядрата не могат да коригират независимо захранващото си напрежение, тъй като все още се захранват от една обща линия, но дори и само намаляването на честотата води до сериозно спестяване на енергия, а и по-слабо загряване на процесора.
Новата архитектура на AMD може да тактува отделно ядрата
Разделеното захранване на изчислителния блок и контролера на паметта на свой ред предлага някои други възможности. Преди всичко за системи, в които се използва вградено видео, вече не е нужно процесорът да се извлича от дълбоко енергоспестяващо състояние, за да може графичното ядро да обнови буфера в системната памет. Заедно с това сега има възможност за независимо тактуване на контролера на паметта (и прикачената към него L3 кеш памет), което може да се ползва както за спестяване на енергия, така и за повишаване на производителността. За целта обаче е нужна дънна платка, съвместима със спецификацията Socket AM2+ или SocketF+, в зависимост от използвания процесор. Все пак ядрото е съвместимо и с по-старите версии на цоклите (AM2 и F), които разполагат с единствена захранваща линия - тогава процесорът няма да може да се възползва от новите енергоспестяващи възможности, но все пак ще работи.
Последната новост, която трябва да се отбележи, е наличието на четвърта HyperTransport шина, която вече прави възможно организирането на пълно свързана система с 4 цокъла, в която всеки процесор разполага и със собствена линия за връзка с входно-изходни устройства. Това предполага и по-лесно организиране на 8-цокълни системи. Заедно с това ще се поддържа спецификацията HyperTransport 3, която позволява скорост на предаване на данни от 5,6 GT/s с потенциална максимална пропускателна способност от над 20 GB/s.
Моделите
Всичко описано до момента е събрано в 463 млн. транзистора в кристал с площ 285 кв.мм - най-големия чип, произвеждан от AMD до момента. Логично, първите представители на архитектурата са предназначени за сървърния пазар, където би имало и най-голяма полза от тях, а и където компанията може да си позволи по-сериозни ценови нива. За съжаление обаче първата ревизия явно страда от проблеми с нарастване на тактовата честота, като максималната за момента е едва 2 GHz. За сравнение, най-бързите процесори К8 Opteron работят на 3,2 GHz. Все пак трябва да се отбележи, че донякъде причината е желанието да се запази същият топлинен пакет, за да има съвместимост с по-старите дънни платки.
Тъй като AMD и Intel сериозно се различават по начина, по-който използват показателя TDP, AMD е решила да въведе нова система за оценка на топлоотделянето на процесорите си. С TDP Intel означава типичното топлоотделяне, като максималното може понякога доста да надвиши този показател. В същото време AMD с TDP означава именно максималното топлоотделяне. Затова компанията ще използва и показателя ACP (Average CPU Power) за означаване на средната консумация и топлоотделяне при работа в някакво типично процесорно натоварване. Логично, ACP стойностите са по-ниски от TDP във версията на AMD и според компанията именно те трябва да се сравняват с TDP за Intel. Честно казано, не мисля, че от това ще има някаква реална полза, освен че ще бъде поредният маркетингов трик за объркване на потенциалните купувачи.
Новите модели Opteron принадлежат към сериите 23хx и 83хx, като първите съответно са предназначени за платки с до два процесорни цокъла, а вторите - за повече. Конкретните модели от първата серия и показателите им може да видите в приложената таблица. Еквивалентите им от серията 83хx са идентични, но просто разполагат с допълнителни HyperTransport връзки и значително по-високи цени. Трябва също да се отбележи, че тези версии все още използват HT 1.0 спецификацията заради обратната съвместимост със старите дънни платки и едва в бъдеще ще видим HT 3.0 модели.
Opteron серия 23xx
За настолния пазар се очаква появата на еквивалентните модели през месец декември, но естествено, честотите трябва да са доста по-високи. Официално името на процесорите ще бъде Phenom, което индикира феноменалната им производителност. Освен четириядрената серия X4, компанията ще представи и още две линии - първите настолни триядрени процесори Х3 и двуядрения еквивалент Х2, който вероятно ще бъде най-привлекателен за потребителите. Очаква се като цяло те да запазят основните характеристики на Barcelona, включително и споделената 2 MB L3 кеш памет, а единствената разлика ще е в броя на ядрата. При това X3 вероятно ще се базират на същия кристал както и X4, но с едно изключено ядро (потенциално дефектно или нискочестотно), докато X2 ще използват различен кристал, който съответно ще има по-малко транзистори, по-малка площ и ще е по-евтин за производство.
Заключение
Поредната еволюция на архитектурата на AMD наистина внася доста сериозни изменения в познатата и доста успешна архитектура K8. Като цяло може да се очаква, че производителността на всяко от ядрата за такт ще нарасне с около 15-20 % при целочислените изчисления, докато производителността с плаваща запетая при работа с набора SSE ще се увеличи с над 100 %, което в добавка с използването на повече от две ядра ще даде доста сериозно преимущество на новите процесори. Всичко обаче ще зависи от софтуера. За съжаление промените като че ли са малко недостатъчни. Макар че това подобрение трябва да позволи ако не да се надмине, то поне да се достигне производителността на Core 2, през ноември се очаква появата на 45-нанометровата ревизия на ядрото на Intel, която ще донесе някои подобрения, а и ще позволи достигането на по-високи честоти. Така че за AMD ще е доста трудно да завоюва отново короната на производителя на най-бързите процесори. Въпреки това компанията ще засили значително конкурентоспособността си, което със сигурност ще е от полза за нас, потребителите.
Инж. Димитър Чизмаров
